Synopsys, Inc.（SNPS）股价下跌 1.63%，至 394.68 美元，与此同时该公司公布了一项重大的 3D PCIe 6.0 里程碑成果。此次演示将高速 PCIe 互连引入面向高要求计算系统的堆叠裸片设计，Synopsys 表示，这一进展旨在支持更快的 AI 芯片、高性能计算（HPC）平台、存储产品以及数据中心基础设施。

该公司在一种全新的堆叠裸片设计中验证了 64 GT/s 的 PCIe 6.0 性能。该 3D 架构面向 AI 加速器、HPC 系统和大型数据中心。Synopsys 表示，该设计支持更高带宽、更低延迟和更高效率，这一里程碑也将其 PCIe 专长延伸至先进多裸片封装领域。

Synopsys 推进 3D PCIe 6.0 互连技术

Synopsys 在堆叠式面对面芯片架构中演示了以 64 GT/s 运行的 PCIe 6.0。该设计通过采用 PAM4 信令的八通道配置实现了高达 128 GB/s 的带宽。这一数据速率是 PCIe 6.0 标准的核心特征——行业标准组织 PCI-SIG 于 2022 年 1 月敲定该标准，将 PCIe 5.0 的 32 GT/s 速率提高一倍，而 PAM4 信令正是其关键使能技术之一。因此，此次测试使 PCIe 互连超越了传统的二维芯片布局。

该公司采用了一款针对三维集成电路（3D IC）技术适配的 5 纳米 PCIe 6.0 PHY。Synopsys 基于现有的 PCIe 6.0 实现方案构建了测试芯片，并针对堆叠裸片进行了必要的改动。硅片测试证实，该技术在封装、启动和测量之后仍能成功运行。

此次演示还显示，接收器性能以大幅优势超出 PCIe 6.0 的误码率要求。此外，与传统并排封装相比，该架构缩短了各裸片之间的连接距离。这种结构可支持更高带宽、更低延迟、更佳的信号完整性以及更高的计算密度。

3D 封装面向 AI 与数据中心系统

现代 AI 处理器日益将多种专用功能分布在多个裸片上，而不是依赖单一的大型芯片。因此，芯片设计人员需要在计算、内存、网络和存储组件之间建立更快的连接。Synopsys 将其最新演示定位为满足这些不断增长的互连需求的选项之一。行业还围绕专用的裸片间标准展开布局，例如 2022 年推出、由联盟支持的 UCIe（Universal Chiplet Interconnect Express）规范，在长期确立的 PCIe 连接之外，为芯片制造商的多裸片设计提供了更丰富的互连选择。

该技术可支持 AI 加速器、高性能处理器、SmartNIC、DPU、存储控制器和数据中心交换机，还可支持采用 Compute Express Link（CXL）互连进行内存和加速器扩展的系统。通过此次演示，Synopsys 正在将现有接口技术延伸至更复杂的多裸片平台。

三维封装带来了技术挑战，因为工程师必须管理堆叠组件之间的电气特性。Synopsys 在开发过程中解决了 TSV 布局、裸片间相互作用、电感、信号性能以及全栈建模等问题。该公司还致力于在保持 PCIe 6.0 性能的同时，尽量减少不必要的 TSV 增设。

Synopsys 建立在逾二十年 PCIe 开发历史之上

Synopsys 开发 PCIe 技术已有二十余年，覆盖该标准的多个世代。其产品组合包括 PHY 技术、数字控制器、安全组件、验证系统以及互操作性测试工具。该公司已在七代 PCI Express 标准中支持了约 4,000 个客户流片，并长期跻身按收入计算的全球最大半导体接口 IP 供应商之列。

这一最新项目将上述成熟的 PCIe 产品组合与半导体行业向多裸片架构的转型联系在一起。Synopsys 将其电子设计软件与面向先进封装和异构集成的接口技术相结合。这些工具可支持架构规划、封装优化、软件开发、系统验证以及制造分析。

这一里程碑还巩固了 Synopsys 在不断扩张的先进半导体封装市场中的地位。AI 和 HPC 系统对更大带宽的需求持续增长，而功耗和物理空间仍是芯片制造商面临的主要设计约束。Synopsys 目前提供了一条专门面向新兴三维芯片架构、经过验证的 PCIe 6.0 路径。标准化工作也在并行推进：PCI-SIG 已着手制定面向 128 GT/s 的 PCIe 7.0 规范，而 Synopsys 刚刚验证的这类接口 IP 通常要在客户完成各自为期数年的芯片设计之后才会进入最终产品，因此此次演示处于更长远的技术管线之中。

来源：Blockonomi