Akcje Synopsys, Inc. (SNPS) spadły o 1,63% do 394,68 dolara, gdy spółka ogłosiła ważny kamień milowy w technologii 3D PCIe 6.0. Demonstracja wprowadza łączność PCIe o wysokiej przepustowości do projektów opartych na kryształach układanych w stos, przeznaczonych dla wymagających systemów obliczeniowych, a Synopsys podał, że osiągnięcie ma wspierać szybsze układy AI, platformy obliczeń o wysokiej wydajności (HPC), produkty pamięci masowej oraz infrastrukturę centrów danych.

Spółka potwierdziła wydajność PCIe 6.0 na poziomie 64 GT/s w nowym projekcie stacked-die. Architektura 3D jest wymierzona w akceleratory AI, systemy HPC oraz duże centra danych. Według Synopsys projekt zapewnia wyższą przepustowość, niższe opóźnienia i większą efektywność, a kamień milowy rozszerza kompetencje spółki w dziedzinie PCIe o zaawansowane pakowanie wielokryształowe (multi-die).

Synopsys rozwija łączność 3D PCIe 6.0

Synopsys zaprezentował działanie PCIe 6.0 z prędkością 64 GT/s w architekturze układów ułożonych w stos, skierowanych ku sobie aktywną stroną (face-to-face). Projekt zapewnił przepustowość sięgającą 128 GB/s w konfiguracji ośmiolanowej przy użyciu sygnalizacji PAM4. Ta szybkość transferu to wyróżniająca cecha standardu PCIe 6.0, który organizacja normalizacyjna branży, PCI-SIG, sfinalizowała w styczniu 2022 r. jako podwojenie szybkości 32 GT/s, charakterystycznej dla PCIe 5.0, przy czym jednym z kluczowych filarów tego standardu jest sygnalizacja PAM4. Test przesunął zatem łączność PCIe poza konwencjonalne, dwuwymiarowe rozmieszczenie układów scalonych.

Spółka wykorzystała układ PHY PCIe 6.0 w technologii 5 nanometrów, dostosowany do technologii trójwymiarowych układów scalonych (3D IC). Synopsys zbudował układ testowy na bazie istniejącej implementacji PCIe 6.0 i wprowadził zmiany wymagane dla kryształów układanych w stos. Testy krzemowe potwierdziły, że technologia działa poprawnie po pakowaniu, uruchomieniu i przeprowadzeniu pomiarów.

Demonstracja wykazała również, że wydajność odbiornika z dużym zapasem przekracza wymagania PCIe 6.0 dotyczące współczynnika błędów bitowych. Ponadto architektura skróciła połączenia między poszczególnymi kryształami w porównaniu z tradycyjnym pakowaniem kryształów obok siebie. Taka struktura może zapewnić wyższą przepustowość, mniejsze opóźnienia, lepszą integralność sygnału oraz większą gęstość obliczeniową.

Pakowanie 3D wymierzone w systemy AI i centra danych

Nowoczesne procesory AI coraz częściej łączą wyspecjalizowane funkcje na kilku kryształach zamiast polegać na jednym dużym układzie. W efekcie projektanci układów potrzebują szybszych połączeń między komponentami obliczeniowymi, pamięciowymi, sieciowymi i do magazynowania danych. Synopsys przedstawił swoją najnowszą demonstrację jako jedną z opcji odpowiedzi na rosnące wymagania w zakresie łączności. Branża zorganizowała się także wokół dedykowanych standardów die-to-die, takich jak UCIe (Universal Chiplet Interconnect Express) — wspieranej przez konsorcjum specyfikacji wprowadzonej w 2022 r. — co daje producentom układów szerszy zestaw opcji połączeń dla projektów multi-die, obok od dawna ugruntowanych łączy PCIe.

Technologia może wspierać akceleratory AI, procesory o wysokiej wydajności, karty SmartNIC, układy DPU, kontrolery pamięci masowej oraz przełączniki sieciowe centrów danych. Może również obsługiwać systemy wykorzystujące łączność Compute Express Link (CXL) do rozbudowy pamięci i akceleratorów. Dzięki tej demonstracji Synopsys rozszerza istniejące technologie interfejsów w kierunku bardziej złożonych platform multi-die.

Pakowanie trójwymiarowe stwarza wyzwania techniczne, ponieważ inżynierowie muszą zarządzać zachowaniem elektrycznym elementów układanych w stos. W trakcie procesu rozwojowego Synopsys zajął się rozmieszczeniem przewodów TSW, wzajemnym oddziaływaniem kryształów, indukcyjnościami, wydajnością sygnału oraz modelowaniem pełnego stosu. Spółka dążyła również do ograniczenia zbędnych dodatków TSV przy zachowaniu wydajności PCIe 6.0.

Synopsys buduje na wieloletniej historii rozwoju PCIe

Synopsys rozwija technologie PCIe od ponad dwóch dekad, obejmując kilka generacji standardu. W portfolio spółki znajdują się technologia PHY, kontrolery cyfrowe, komponenty zabezpieczeń, systemy weryfikacji oraz narzędzia do testów interoperacyjności. Spółka wsparła około 4000 procesów tape-out u klientów w ramach siedmiu generacji PCI Express i od dawna plasuje się wśród największych światowych dostawców IP interfejsów półprzewodnikowych pod względem przychodów.

Najnowszy projekt łączy to ugruntowane portfolio PCIe z przesunięciem branży półprzewodników w stronę architektur multi-die. Synopsys łączy swoje oprogramowanie do projektowania elektronicznego z technologiami interfejsów przeznaczonymi do zaawansowanego pakowania i integracji heterogenicznej. Narzędzia te wspierają planowanie architektury, optymalizację obudów, rozwój oprogramowania, walidację systemów oraz analizy produkcyjne.

Kamień milowy umacnia również pozycję Synopsys na rosnącym rynku zaawansowanego pakowania półprzewodników. Systemy AI i HPC wymagają wciąż większej przepustowości, podczas gdy pobór mocy i fizyczna przestrzeń pozostają głównymi ograniczeniami projektowymi dla producentów układów. Synopsys oferuje teraz zweryfikowaną ścieżkę PCIe 6.0 zaprojektowaną specjalnie dla wschodzących trójwymiarowych architektur układów. Prace nad standardami trwają równolegle: PCI-SIG rozpoczął już opracowywanie specyfikacji PCIe 7.0 zakładającej 128 GT/s, a IP interfejsów tego typu, jaki właśnie zweryfikował Synopsys, zwykle trafia do produktów końcowych dopiero po ukończeniu przez klientów ich własnych, wieloletnich projektów układów, co sytuuje dzisiejszą demonstrację w dłuższym potoku technologicznym.

Źródło: Blockonomi