De aandelen van Synopsys, Inc. (SNPS) daalden 1,63% naar $394,68 nadat het bedrijf een belangrijke 3D PCIe 6.0-mijlpaal onthulde. De demonstratie brengt hoogwaardige PCIe-connectiviteit naar ontwerpen met gestapelde dies die zijn gebouwd voor veeleisende rekensystemen, en Synopsys gaf aan dat deze vooruitgang is gericht op de ondersteuning van snelere AI-chips, high-performance computing-platformen (HPC), opslagproducten en datacenterinfrastructuur.

Het bedrijf valideerde PCIe 6.0-prestaties van 64 GT/s in een nieuw ontwerp met gestapelde dies. De 3D-architectuur is gericht op AI-versnellers, HPC-systemen en grote datacenters. Volgens Synopsys ondersteunt het ontwerp hogere bandbreedte, lagere latentie en efficiëntie, en de mijlpaal breidt de PCIe-expertise van het bedrijf uit naar geavanceerde multi-die-verpakking.

Synopsys breidt 3D PCIe 6.0-connectiviteit uit

Synopsys demonstreerde PCIe 6.0 met een snelheid van 64 GT/s binnen een gestapelde, face-to-face chiparchitectuur. Het ontwerp leverde via een configuratie met acht lanes en PAM4-signalering een bandbreedte tot 128 GB/s. Die datasnelheid is het bepalende kenmerk van de PCIe 6.0-standaard, die de industriestandaardorganisatie PCI-SIG in januari 2022 definitief maakte als een verdubbeling van de 32 GT/s van PCIe 5.0, waarbij PAM4-signalering een van de belangrijkste mogelijkmakers is. De test verplaatste PCIe-connectiviteit daarmee voorbij conventionele tweedimensionale chiplay-outs.

Het bedrijf gebruikte een 5-nanometer PCIe 6.0-PHY die was aangepast voor driedimensionale geïntegreerde schakelingen (3D IC). Synopsys bouwde de testchip op basis van een bestaande PCIe 6.0-implementatie en voegde de noodzakelijke aanpassingen voor gestapelde dies toe. Siliciumtests bevestigden dat de technologie na verpakking, opstarten en meting met succes functioneerde.

De demonstratie toonde bovendien receiverprestaties die de bit-error-eisen van PCIe 6.0 met ruime marges overtroffen. Daarnaast verkortte de architectuur de verbindingen tussen afzonderlijke dies in vergelijking met traditionele verpakking waarbij chips naast elkaar worden geplaatst. Deze structuur kan hogere bandbreedte, een lagere latentie, verbeterde signaalintegriteit en grotere rekendichtheid ondersteunen.

3D-verpakking is gericht op AI- en datacentersystemen

Moderne AI-processors combineren steeds vaker gespecialiseerde functies over meerdere dies in plaats van te vertrouwen op één grote chip. Daardoor hebben chipontwerpers snellere verbindingen nodig tussen reken-, geheugen-, netwerk- en opslagcomponenten. Synopsys presenteerde zijn nieuwste demonstratie als één van de opties om aan die groeiende connectiviteitsvraag te voldoen. De industrie heeft zich daarnaast georganiseerd rond specifieke die-to-die-standaarden zoals UCIe (Universal Chiplet Interconnect Express), een specificatie die in 2022 werd geïntroduceerd en door een consortium wordt gedragen, wat chipmakers naast de gevestigde PCIe-verbindingen een breder scala aan interconnectopties voor multi-die-ontwerpen biedt.

De technologie kan AI-versnellers, hoogwaardige processoren, SmartNIC's, DPU's, opslagcontrollers en datacenterswitches ondersteunen. Ook kan deze systemen dienen die gebruikmaken van Compute Express Link (CXL)-connectiviteit voor geheugen- en versnelleruitbreiding. Met de demonstratie breidt Synopsys de bestaande interfacetechnologie uit richting complexere multi-die-platformen.

Driedimensionale verpakking levert technische uitdagingen op, omdat ingenieurs het elektrische gedrag over gestapelde componenten moeten beheersen. Synopsys ging tijdens het ontwikkelingsproces in op de plaatsing van TSV's, de interactie tussen dies, inductoren, signaalprestaties en full-stack-modellering. Het bedrijf werkte er daarnaast aan om onnodige toevoegingen van TSV's te beperken zonder de PCIe 6.0-prestaties aan te tasten.

Synopsys bouwt voort op lange geschiedenis van PCIe-ontwikkeling

Synopsys ontwikkelt al meer dan twee decennia PCIe-technologieën over meerdere generaties van de standaard. Het portfolio omvat PHY-technologie, digitale controllers, beveiligingscomponenten, verificatiesystemen en tools voor interoperabiliteitstests. Het bedrijf heeft ongeveer 4.000 klant-tape-outs ondersteund over zeven PCI Express-generaties en behoort op basis van omzet al lang tot 's werelds grootste leveranciers van semiconductor-interface-IP.

Het nieuwste project verbindt dat gevestigde PCIe-portfolio met de verschuiving van de semiconductorindustrie richting multi-die-architecturen. Synopsys combineert zijn elektronische ontwerpsoftware met interfacetechnologieën voor geavanceerde verpakking en heterogene integratie. Deze tools ondersteunen architectuurplanning, pakketoptimalisatie, softwareontwikkeling, systeemvalidatie en productieanalyse.

De mijlpaal versterkt bovendien de positie van Synopsys in de groeiende markt voor geavanceerde semiconductiverpakking. AI- en HPC-systemen blijven vragen om meer bandbreedte, terwijl vermogen en fysieke ruimte voor chipmakers belangrijke ontwerpbeperkingen vormen. Synopsys biedt nu een gevalideerd PCIe 6.0-pad dat specifiek is ontworpen voor opkomende driedimensionale chiparchitecturen. Het standaardwerk loopt parallel door: PCI-SIG is al begonnen met de ontwikkeling van een PCIe 7.0-specificatie die op 128 GT/s is gericht, en interface-IP van het soort dat Synopsys zojuist heeft gevalideerd bereikt eindproducten doorgaans pas nadat klanten hun eigen meerjarige chipontwerpen hebben afgerond, wat de demonstratie van vandaag plaatst binnen een langere technologische pijplijn.

Bron: Blockonomi