Synopsys, Inc.（SNPS）は、重要な3D PCIe 6.0のマイルストーンを発表したが、株価は1.63%下落して394.68ドルとなった。この実証は、要求の厳しいコンピューティングシステム向けに構築された積層ダイ設計に高速PCIe接続をもたらすものであり、Synopsysによれば、この進展はより高速なAIチップ、ハイパフォーマンスコンピューティング（HPC）プラットフォーム、ストレージ製品、データセンター基盤の支援を目的としているという。

同社は、新しい積層ダイ設計においてPCIe 6.0の64 GT/sでの性能を検証した。この3Dアーキテクチャは、AIアクセラレータ、HPCシステム、大手データセンターをターゲットとしている。Synopsysによると、この設計はより高い帯域幅、より低いレイテンシ、効率性をサポートしており、このマイルストーンは同社のPCIeにおける専門性を先進的なマルチダイパッケージングへと拡張するものだという。

Synopsys、3D PCIe 6.0接続を前進

Synopsysは、積層された対面接合（フェイス・トゥ・フェイス）型チップアーキテクチャにおいて、64 GT/sで動作するPCIe 6.0を実証した。この設計は、PAM4信号方式を採用した8レーン構成により、最大128 GB/sの帯域幅を実現した。このデータレートはPCIe 6.0規格を特徴づける要素であり、業界標準化団体であるPCI-SIGは2022年1月、PCIe 5.0の32 GT/sの2倍として同規格を確定した。PAM4信号方式はその主要な実現手段のひとつである。このテストにより、PCIe接続は従来の2次元チップレイアウトの枠を超えることとなった。

同社は、3次元集積回路（3D IC）技術に適合させた5ナノメートルのPCIe 6.0 PHYを使用した。Synopsysは既存のPCIe 6.0実装をベースにテストチップを構築し、積層ダイに必要な変更を加えた。シリコンテストにより、この技術がパッケージング、起動、測定の各工程を経ても正常に動作することが確認された。

この実証ではまた、レシーバ性能がPCIe 6.0のビットエラー要件を大幅に上回ることも示された。さらに、このアーキテクチャは、従来の横並び（サイドバイサイド）型パッケージングと比較して、個別のダイ間の接続を短縮している。この構造により、より高い帯域幅、低減されたレイテンシ、向上した信号整合性、より大きな計算密度をサポートできる。

3DパッケージングがAIとデータセンターシステムを狙う

最新のAIプロセッサは、単一の大型チップに頼るのではなく、複数のダイにわたって専門機能を組み合わせる傾向が強まっている。その結果、チップ設計者は、コンピューティング、メモリ、ネットワーク、ストレージの各コンポーネント間のより高速なリンクを必要としている。Synopsysは、今回の実証を、こうした高まる接続需要に応える選択肢のひとつとして位置づけている。業界ではまた、2022年に導入されたコンソーシアム主導の規格であるUCIe（Universal Chiplet Interconnect Express）など、ダイ間接続専用の規格への取りまとめも進んでおり、確立されたPCIeリンクに加えて、マルチダイ設計向けのより幅広いインターコネクト選択肢がチップメーカーに提供されている。

この技術は、AIアクセラレータ、ハイパフォーマンスプロセッサ、SmartNIC、DPU、ストレージコントローラ、データセンタースイッチをサポートできる。また、メモリおよびアクセラレータ拡張のためにCompute Express Link（CXL）接続を使用するシステムにも対応できる。この実証を通じて、Synopsysは既存のインターフェース技術を、より複雑なマルチダイプラットフォームへと拡張している。

3次元パッケージングでは、エンジニアが積層されたコンポーネント間の電気的挙動を管理しなければならないため、技術的な課題が生じる。Synopsysは開発過程で、TSVの配置、ダイ間の相互作用、インダクタ、信号性能、フルスタックモデリングに取り組んだ。同社はまた、PCIe 6.0の性能を維持しながら、不要なTSVの追加を抑えるよう努めた。

Synopsys、長いPCIe開発の歴史を基盤に

Synopsysは、20年以上にわたり、規格の複数の世代にわたってPCIe技術を開発してきた。同社のポートフォリオには、PHY技術、デジタルコントローラ、セキュリティコンポーネント、検証システム、相互接続テストツールが含まれる。同社はPCI Expressの7世代にわたって約4,000件の顧客テープアウトを支援しており、収益額で見た半導体インターフェースIP分野の世界最大級サプライヤーのひとつに長らく数えられている。

今回のプロジェクトは、確立されたPCIeポートフォリオと、マルチダイアーキテクチャへの移行という半導体業界の潮流とを結びつけるものである。Synopsysは、自社の電子設計ソフトウェアと、先進パッケージングおよびヘテロジニアスインテグレーション向けのインターフェース技術を組み合わせている。これらのツールは、アーキテクチャ計画、パッケージ最適化、ソフトウェア開発、システム検証、製造分析を支援する。

このマイルストーンは、拡大を続ける先進半導体パッケージング市場におけるSynopsysの地位を強化するものでもある。AIおよびHPCシステムはより大きな帯域幅を引き続き必要としている一方、電力と物理的スペースはチップメーカーにとって依然として大きな設計上の制約である。Synopsysは現在、新興の3次元チップアーキテクチャ専用に設計された、検証済みのPCIe 6.0パスを提供している。標準化作業も並行して進められており、PCI-SIGはすでに128 GT/sを目標とするPCIe 7.0仕様の開発に着手している。また、Synopsysが今回検証した種類のインターフェースIPは、通常、顧客が独自の複数年にわたるチップ設計を完了した後にのみ最終製品に届くため、今回の実証はより長い技術パイプラインの中に位置づけられる。

出典: Blockonomi