Le azioni di Synopsys, Inc. (SNPS) sono scese dell'1,63% a 394,68 dollari nel giorno in cui l'azienda ha presentato un importante traguardo 3D su PCIe 6.0. La dimostrazione porta la connettività PCIe ad alta velocità in progetti con die impilati destinati a sistemi di calcolo impegnativi, e Synopsys ha dichiarato che l'avanzamento è finalizzato a supportare chip IA più veloci, piattaforme di calcolo ad alte prestazioni (HPC), prodotti di storage e infrastrutture di data center.

L'azienda ha validato le prestazioni PCIe 6.0 a 64 GT/s in un nuovo progetto con die impilati. L'architettura 3D è destinata ad acceleratori per IA, sistemi HPC e grandi data center. Synopsys afferma che il progetto supporta maggiore larghezza di banda, minore latenza ed efficienza, e il traguardo estende la sua competenza PCIe al packaging multi-die avanzato.

Synopsys fa avanzare la connettività 3D PCIe 6.0

Synopsys ha dimostrato il funzionamento di PCIe 6.0 a 64 GT/s all'interno di un'architettura di chip impilati faccia a faccia. Il progetto ha raggiunto una larghezza di banda fino a 128 GB/s tramite una configurazione a otto lane con segnalazione PAM4. Tale velocità di trasferimento è la caratteristica distintiva dello standard PCIe 6.0, che l'organismo di standardizzazione del settore PCI-SIG ha finalizzato nel gennaio 2022 come raddoppio dei 32 GT/s di PCIe 5.0, con la segnalazione PAM4 tra i principali abilitanti. Il test ha quindi portato la connettività PCIe oltre i tradizionali layout di chip bidimensionali.

L'azienda ha utilizzato un PHY PCIe 6.0 a 5 nanometri adattato alla tecnologia di circuiti integrati tridimensionali (3D IC). Synopsys ha realizzato il chip di test partendo da un'implementazione PCIe 6.0 esistente, aggiungendo le modifiche necessarie per i die impilati. I test sul silicio hanno confermato che la tecnologia ha funzionato correttamente dopo il packaging, l'avvio e la misurazione.

La dimostrazione ha inoltre mostrato prestazioni del ricevitore superiori, con ampi margini, ai requisiti di tasso di errore sui bit di PCIe 6.0. Inoltre, l'architettura ha accorciato le connessioni tra die separati rispetto al tradizionale packaging affiancato. Questa struttura può supportare maggiore larghezza di banda, latenza ridotta, migliore integrità del segnale e maggiore densità di calcolo.

Il packaging 3D punta su sistemi per IA e data center

I processori IA moderni combinano sempre più spesso funzioni specializzate su più die invece di affidarsi a un singolo chip di grandi dimensioni. Di conseguenza, i progettisti di chip necessitano di collegamenti più rapidi tra componenti di calcolo, memoria, rete e storage. Synopsys ha presentato la sua ultima dimostrazione come una delle opzioni per rispondere a queste crescenti esigenze di connettività. Il settore si è inoltre organizzato attorno a standard die-to-die dedicati come UCIe (Universal Chiplet Interconnect Express), una specifica supportata da un consorzio e introdotta nel 2022, che offre ai produttori di chip un insieme più ampio di opzioni di interconnessione per progetti multi-die accanto ai collegamenti PCIe di lunga data.

La tecnologia può supportare acceleratori per IA, processori ad alte prestazioni, SmartNIC, DPU, controller di storage e switch per data center. Può inoltre supportare sistemi che utilizzano la connettività Compute Express Link (CXL) per l'espansione di memoria e acceleratori. Con questa dimostrazione, Synopsys sta estendendo la tecnologia di interfaccia esistente verso piattaforme multi-die più complesse.

Il packaging tridimensionale comporta sfide tecniche, perché i progettisti devono gestire il comportamento elettrico tra componenti impilati. Durante il processo di sviluppo Synopsys ha affrontato il posizionamento dei TSV, l'interazione tra die, gli induttori, le prestazioni del segnale e la modellazione dell'intero stack. L'azienda ha inoltre lavorato per limitare l'aggiunta non necessaria di TSV mantenendo le prestazioni PCIe 6.0.

Synopsys si basa su una lunga storia di sviluppo PCIe

Synopsys sviluppa tecnologie PCIe da più di due decenni, su diverse generazioni dello standard. Il suo portafoglio include tecnologia PHY, controller digitali, componenti di sicurezza, sistemi di verifica e strumenti di test di interoperabilità. L'azienda ha supportato circa 4.000 tape-out di clienti su sette generazioni di PCI Express e da tempo figura tra i maggiori fornitori mondiali di IP di interfaccia per semiconduttori per ricavi.

L'ultimo progetto collega tale consolidato portafoglio PCIe alla svolta del settore dei semiconduttori verso le architetture multi-die. Synopsys unisce il proprio software di progettazione elettronica alle tecnologie di interfaccia per il packaging avanzato e l'integrazione eterogenea. Questi strumenti supportano la pianificazione dell'architettura, l'ottimizzazione del package, lo sviluppo software, la validazione del sistema e l'analisi della produzione.

Il traguardo rafforza inoltre la posizione di Synopsys nel mercato in espansione del packaging avanzato dei semiconduttori. I sistemi per IA e HPC continuano a richiedere maggiore larghezza di banda, mentre alimentazione e spazio fisico restano vincoli di progettazione rilevanti per i produttori di chip. Synopsys offre ora un percorso PCIe 6.0 validato, progettato specificamente per le architetture di chip tridimensionali emergenti. Il lavoro sugli standard prosegue in parallelo: PCI-SIG ha già avviato lo sviluppo di una specifica PCIe 7.0 con obiettivo 128 GT/s, e gli IP di interfaccia del tipo appena validato da Synopsys raggiungono in genere i prodotti finali solo dopo che i clienti completano i propri progetti di chip pluriennali, collocando la dimostrazione odierna all'interno di una pipeline tecnologica più lunga.

Fonte: Blockonomi