ASE punta alla produzione iniziale nel Q1 2027 per il packaging a livello di pannello di AMD Venice

ASE Technology Holding ha esposto all'OCP summit (Open Compute Project) hardware per packaging a livello di pannello realizzato per il processore server Venice di nuova generazione di Advanced Micro Devices, con produzione iniziale prevista per il primo trimestre del 2027.

L'esposizione è stata messa in evidenza dalla società di ricerca sui semiconduttori SemiAnalysis, che ha coperto la dimostrazione all'OCP Global Summit, l'evento annuale sull'hardware per data center organizzato dalla Open Compute Project Foundation e tenutosi a San Jose, in California. L'OCP Global Summit è il punto di incontro tra operatori di data center e i loro fornitori di hardware, il che lo rende una sede in cui una fase di produzione di back-end come il packaging diventa visibile alle aziende che ultimately distribuiranno i processori.

Il passaggio dai wafer ai pannelli

Il packaging a livello di pannello è una tecnica avanzata di assemblaggio dei chip che elabora i semiconduttori su grandi pannelli rettangolari anziché sui convenzionali wafer circolari. Poiché i pannelli rettangolari sfruttano una superficie maggiore rispetto ai wafer rotondi, l'approccio è considerato più adatto a processori di grandi dimensioni e a design basati su chiplet, offrendo un migliore utilizzo dell'area e la possibilità di ridurre i costi di packaging per unità man mano che le dimensioni dei dispositivi crescono.

Per i processori server di grandi dimensioni basati su chiplet — la categoria a cui la tecnica si rivolge — la fase di packaging è quella in cui i singoli pezzi di silicio si assemblano. L'obiettivo di produzione iniziale di ASE mette questa prontezza su una tempistica concreta, allineando un nuovo formato di packaging a una generazione di processori che debutterà anche su un nuovo nodo produttivo.

La generazione di server Venice di AMD

Venice è la nuova generazione della famiglia di processori server EPYC di AMD, che segue la generazione Turin. AMD ha identificato pubblicamente Venice come la sua prima famiglia di prodotti realizzata con il processo a 2 nanometri di Taiwan Semiconductor Manufacturing Company, ponendo il suo assemblaggio e packaging sotto la stretta attenzione del settore mentre la piattaforma si avvia alla produzione.

La convergenza è notevole: Venice abbina un nodo produttivo EPYC a 2 nanometri senza precedenti al passaggio a un assemblaggio su pannello, e la dimostrazione pubblica all'OCP offre un'anteprima di quella fase di packaging molto prima che arrivi l'obiettivo di produzione iniziale del primo trimestre 2027.

Informazioni sulle aziende

ASE Technology Holding, con sede a Taiwan, è il più grande fornitore al mondo di servizi di assemblaggio e test esternalizzati di semiconduttori (OSAT), offrendo capacità di packaging e test a progettisti di chip nei settori computing, comunicazioni ed elettronica di consumo. La decisione di esporre all'OCP hardware per packaging a livello di pannello specifico per Venice sottolinea il ruolo dei partner di packaging nell'introduzione sul mercato dei processori server di nuova generazione.

Questo contenuto è stato pubblicato per la prima volta su COINOTAG: https://en.coinotag.com/ase-amd-venice-panel-level-packaging-q1-2027