Les actions de Synopsys, Inc. (SNPS) ont reculé de 1,63 % à 394,68 $ après que la société a dévoilé une avancée majeure en PCIe 6.0 3D. La démonstration intègre une connectivité PCIe à haut débit dans des conceptions à dies empilés destinées à des systèmes informatiques exigeants, et Synopsys a indiqué que cette avancée vise à soutenir des puces IA plus rapides, des plateformes de calcul haute performance (HPC), des produits de stockage et des infrastructures de centres de données.

La société a validé des performances PCIe 6.0 à 64 GT/s dans une nouvelle conception à dies empilés. L’architecture 3D vise les accélérateurs IA, les systèmes HPC et les grands centres de données. Synopsys indique que cette conception prend en charge une bande passante plus élevée, une latence plus faible et une meilleure efficacité, et que cette étape étend son expertise PCIe au packaging avancé multi-die.

Synopsys fait progresser la connectivité PCIe 6.0 3D

Synopsys a démontré un fonctionnement PCIe 6.0 à 64 GT/s au sein d’une architecture de puce empilée, en face à face. La conception a atteint une bande passante de 128 GB/s grâce à une configuration à huit voies utilisant la signalisation PAM4. Ce débit constitue la caractéristique déterminante de la norme PCIe 6.0, que l’organisme de normalisation PCI-SIG a finalisée en janvier 2022 en doublant le débit de 32 GT/s du PCIe 5.0, la signalisation PAM4 comptant parmi ses principaux leviers. Le test a ainsi fait passer la connectivité PCIe au-delà des architectures bidimensionnelles classiques des puces.

La société a utilisé une PHY PCIe 6.0 de 5 nanomètres adaptée à la technologie des circuits intégrés tridimensionnels (3D IC). Synopsys a construit la puce de test à partir d’une implémentation PCIe 6.0 existante et y a ajouté les modifications nécessaires aux dies empilés. Les tests silicium ont confirmé que la technologie fonctionnait correctement après le packaging, le démarrage et la mesure.

La démonstration a également montré des performances du récepteur dépassant largement les exigences de taux d’erreur binaire du PCIe 6.0. Par ailleurs, l’architecture a réduit la longueur des connexions entre dies séparés par rapport au packaging traditionnel côte à côte. Cette structure peut favoriser une bande passante plus élevée, une latence réduite, une meilleure intégrité du signal et une plus grande densité de calcul.

Le packaging 3D vise les systèmes IA et les centres de données

Les processeurs IA modernes combinent de plus en plus des fonctions spécialisées réparties sur plusieurs dies au lieu de s’appuyer sur une seule grande puce. Par conséquent, les concepteurs de puces ont besoin de liaisons plus rapides entre les composants de calcul, de mémoire, de réseau et de stockage. Synopsys a présenté sa dernière démonstration comme une option pour répondre à ces besoins croissants de connectivité. Le secteur s’est également structuré autour de normes dédiées de communication die-to-die telles que UCIe (Universal Chiplet Interconnect Express), une spécification soutenue par un consortium et introduite en 2022, offrant aux fabricants de puces un ensemble plus large d’options d’interconnexion pour les conceptions multi-die, en complément des liaisons PCIe établies de longue date.

La technologie peut prendre en charge les accélérateurs IA, les processeurs haute performance, les SmartNICs, les DPUs, les contrôleurs de stockage et les commutateurs de centres de données. Elle peut aussi prendre en charge des systèmes utilisant la connectivité Compute Express Link (CXL) pour l’extension de la mémoire et des accélérateurs. Avec cette démonstration, Synopsys étend sa technologie d’interface existante vers des plateformes multi-die plus complexes.

Le packaging tridimensionnel pose des défis techniques, car les ingénieurs doivent gérer le comportement électrique à travers des composants empilés. Pendant le développement, Synopsys a traité le placement des TSV, les interactions entre dies, les inductances, les performances du signal et la modélisation de bout en bout. La société a également cherché à limiter les ajouts inutiles de TSV tout en maintenant les performances PCIe 6.0.

Synopsys s’appuie sur une longue histoire de développement PCIe

Synopsys développe des technologies PCIe depuis plus de deux décennies sur plusieurs générations de la norme. Son portefeuille comprend des technologies PHY, des contrôleurs numériques, des composants de sécurité, des systèmes de vérification et des outils de test d’interopérabilité. La société a pris en charge environ 4 000 tape-outs clients sur sept générations de PCI Express.

Le dernier projet relie ce portefeuille PCIe établi à l’évolution du secteur des semi-conducteurs vers des architectures multi-die. Synopsys combine ses logiciels de conception électronique avec des technologies d’interface pour le packaging avancé et l’intégration hétérogène. Ces outils soutiennent la planification d’architecture, l’optimisation du boîtier, le développement logiciel, la validation des systèmes et l’analyse de fabrication.

Cette étape renforce également la position de Synopsys sur le marché en expansion du packaging avancé des semi-conducteurs. Les systèmes IA et HPC continuent d’exiger davantage de bande passante, tandis que la consommation électrique et l’espace physique restent des contraintes majeures de conception. Synopsys propose désormais une voie PCIe 6.0 validée, conçue spécifiquement pour les architectures de puces tridimensionnelles émergentes.

The post Synopsys, Inc. (SNPS) Stock: 3D PCIe 6.0 Breakthrough Targets AI Chips appeared first on Blockonomi .