ASE vise une production initiale au premier trimestre 2027 pour le packaging au niveau panneau d'AMD Venice

ASE Technology Holding a présenté au sommet de l'Open Compute Project (OCP) un matériel de packaging au niveau panneau conçu pour le processeur serveur Venice de nouvelle génération d'Advanced Micro Devices, avec une production initiale visée pour le premier trimestre 2027.

La présentation a été mise en avant par le cabinet d'études sur les semi-conducteurs SemiAnalysis, qui a couvert la démonstration au OCP Global Summit, l'événement annuel consacré au matériel pour centres de données organisé par l'Open Compute Project Foundation et qui se tient à San Jose, en Californie. Le OCP Global Summit est le lieu où se rencontrent les opérateurs de centres de données et leurs fournisseurs de matériel, ce qui en fait une tribune où une étape de fabrication en aval comme le packaging devient visible pour les entreprises qui déploieront finalement ces processeurs.

Du wafer au panneau

Le packaging au niveau panneau est une technique avancée d'assemblage de puces qui traite les semi-conducteurs sur de grands panneaux rectangulaires plutôt que sur les wafers circulaires classiques. Comme les panneaux rectangulaires exploitent davantage la surface disponible que les wafers ronds, cette approche est considérée comme mieux adaptée aux grands processeurs et aux conceptions à base de chiplets, offrant une meilleure utilisation de la surface et un potentiel de réduction des coûts de packaging unitaires à mesure que la taille des composants augmente.

Pour les grands processeurs serveurs à base de chiplets — la catégorie visée par cette technique — l'étape de packaging est celle où les différents éléments de silicium sont assemblés. L'objectif de production initiale d'ASE inscrit cette readiness dans un calendrier concret, en associant un nouveau format de packaging à une génération de processeurs qui fait également ses débuts sur un nouveau nœud de fabrication.

La génération serveur Venice d'AMD

Venice est la prochaine génération de la famille de processeurs serveurs EPYC d'AMD, succédant à la génération Turin. AMD a publiquement identifié Venice comme sa première famille de produits fabriquée selon le procédé 2 nanomètres de Taiwan Semiconductor Manufacturing Company, plaçant son assemblage et son packaging sous la surveillance attentive de l'industrie à mesure que la plateforme se rapproche de la production.

Cette convergence est notable : Venice associe un nœud de fabrication EPYC de 2 nanomètres inédit à un passage à un assemblage sur panneaux, et la démonstration publique à l'OCP offre un aperçu de cette étape de packaging bien avant l'échéance de la production initiale au premier trimestre 2027.

À propos des entreprises

ASE Technology Holding, dont le siège est à Taïwan, est le premier fournisseur mondial de services d'assemblage et de test externalisés de semi-conducteurs (OSAT), offrant des capacités de packaging et de test aux concepteurs de puces dans les segments informatique, communications et grand public. Sa décision de présenter à l'OCP un matériel de packaging au niveau panneau spécifique à Venice souligne le rôle des partenaires de packaging dans la mise sur le marché des processeurs serveurs de nouvelle génération.

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