Las acciones de Synopsys, Inc. (SNPS) cayeron un 1,63 % hasta los 394,68 dólares luego de que la compañía presentara un importante hito de PCIe 6.0 3D. La demostración incorpora la conectividad PCIe de alta velocidad a diseños de dies apilados concebidos para sistemas de computación exigentes, y Synopsys señaló que el avance está orientado a impulsar chips de IA más rápidos, plataformas de computación de alto rendimiento (HPC), productos de almacenamiento e infraestructura de centros de datos.

La empresa validó un rendimiento de PCIe 6.0 de 64 GT/s en un nuevo diseño de dies apilados. La arquitectura 3D está dirigida a aceleradores de IA, sistemas HPC y grandes centros de datos. Synopsys afirma que el diseño permite un mayor ancho de banda, una menor latencia y mayor eficiencia, y el hito extiende su experiencia en PCIe hacia el empaquetado multidie avanzado.

Synopsys avanza en la conectividad PCIe 6.0 3D

Synopsys demostró el funcionamiento de PCIe 6.0 a 64 GT/s dentro de una arquitectura de chips apilados cara a cara. El diseño alcanzó un ancho de banda de hasta 128 GB/s mediante una configuración de ocho carriles con señalización PAM4. Esa velocidad de datos es la característica distintiva del estándar PCIe 6.0, que el organismo de estándares de la industria PCI-SIG finalizó en enero de 2022 como una duplicación de los 32 GT/s de PCIe 5.0, con la señalización PAM4 como uno de sus habilitadores clave. Por lo tanto, la prueba llevó la conectividad PCIe más allá de las disposiciones convencionales de chips bidimensionales.

La empresa utilizó una PHY de PCIe 6.0 de 5 nanómetros adaptada para tecnología de circuitos integrados tridimensionales (3D IC). Synopsys construyó el chip de prueba a partir de una implementación existente de PCIe 6.0 y agregó los cambios necesarios para los dies apilados. Las pruebas de silicio confirmaron que la tecnología funcionó con éxito tras el empaquetado, el arranque y la medición.

La demostración también mostró un rendimiento del receptor que supera por amplios márgenes los requisitos de tasa de error de bits de PCIe 6.0. Además, la arquitectura acortó las conexiones entre los dies separados en comparación con el empaquetado tradicional lado a lado. Esta estructura puede admitir un mayor ancho de banda, una latencia reducida, una mejor integridad de la señal y una mayor densidad de computación.

El empaquetado 3D apunta a sistemas de IA y centros de datos

Los procesadores de IA modernos combinan cada vez más funciones especializadas en varios dies en lugar de depender de un único chip grande. Como resultado, los diseñadores de chips necesitan enlaces más rápidos entre los componentes de computación, memoria, redes y almacenamiento. Synopsys presentó su última demostración como una opción para satisfacer esas crecientes demandas de conectividad. La industria también se ha organizado en torno a estándares dedicados de interconexión die a die como UCIe (Universal Chiplet Interconnect Express), una especificación respaldada por un consorcio e introducida en 2022, que ofrece a los fabricantes de chips un conjunto más amplio de opciones de interconexión para diseños multidie junto con los ya consolidados enlaces PCIe.

La tecnología puede admitir aceleradores de IA, procesadores de alto rendimiento, SmartNICs, DPU, controladores de almacenamiento y conmutadores de centros de datos. También puede admitir sistemas que utilizan conectividad Compute Express Link (CXL) para la expansión de memoria y aceleradores. Con esta demostración, Synopsys extiende su tecnología de interfaces existente hacia plataformas multidie más complejas.

El empaquetado tridimensional plantea desafíos técnicos porque los ingenieros deben gestionar el comportamiento eléctrico entre los componentes apilados. Synopsys abordó la ubicación de los TSV, la interacción entre dies, los inductores, el rendimiento de la señal y el modelado de pila completa durante el proceso de desarrollo. La empresa también trabajó para limitar las adiciones innecesarias de TSV manteniendo el rendimiento de PCIe 6.0.

Synopsys se apoya en una larga trayectoria en el desarrollo de PCIe

Synopsys ha desarrollado tecnologías PCIe durante más de dos décadas y a lo largo de varias generaciones del estándar. Su portafolio incluye tecnología PHY, controladores digitales, componentes de seguridad, sistemas de verificación y herramientas de pruebas de interoperabilidad. La empresa ha respaldado alrededor de 4.000 tape-outs de clientes a lo largo de siete generaciones de PCI Express y desde hace tiempo se ubica entre los mayores proveedores mundiales de IP de interfaces para semiconductores por ingresos.

El proyecto más reciente vincula ese consolidado portafolio de PCIe con el giro de la industria de los semiconductores hacia las arquitecturas multidie. Synopsys combina su software de diseño electrónico con tecnologías de interfaces para empaquetado avanzado e integración heterogénea. Estas herramientas apoyan la planificación de arquitecturas, la optimización de empaquetados, el desarrollo de software, la validación de sistemas y el análisis de manufactura.

El hito también fortalece la posición de Synopsys dentro del mercado en expansión del empaquetado avanzado de semiconductores. Los sistemas de IA y HPC siguen exigiendo un mayor ancho de banda, mientras que la energía y el espacio físico continúan siendo restricciones importantes de diseño para los fabricantes de chips. Synopsys ofrece ahora una ruta validada de PCIe 6.0 diseñada específicamente para las emergentes arquitecturas de chips tridimensionales. El trabajo de estandarización avanza en paralelo: PCI-SIG ya comenzó a desarrollar una especificación de PCIe 7.0 con un objetivo de 128 GT/s, y la IP de interfaces del tipo que Synopsys acaba de validar normalmente llega a los productos finales solo después de que los clientes completan sus propios diseños de chips de varios años, lo que sitúa la demostración de hoy dentro de un ciclo tecnológico más prolongado.

Fuente: Blockonomi