Die Aktie von Synopsys, Inc. (SNPS) fiel um 1,63 % auf 394,68 US-Dollar, als das Unternehmen einen bedeutenden 3D-PCIe-6.0-Meilenstein vorstellte. Die Demonstration bringt Hochgeschwindigkeits-PCIe-Konnektivität in gestapelte Die-Designs, die für anspruchsvolle Rechensysteme entwickelt wurden. Synopsys erklärte, dass der Fortschritt schnellere KI-Chips, Hochleistungsrechen-(HPC)-Plattformen, Speicherprodukte und Rechenzentrums-Infrastruktur unterstützen soll.

Das Unternehmen bestätigte die PCIe-6.0-Leistung von 64 GT/s in einem neuen Design mit gestapelten Dies. Die 3D-Architektur zielt auf KI-Beschleuniger, HPC-Systeme und große Rechenzentren ab. Nach Angaben von Synopsys unterstützt das Design eine höhere Bandbreite, geringere Latenz und mehr Effizienz; der Meilenstein erweitert die PCIe-Kompetenz des Unternehmens um fortgeschrittliches Multi-Die-Packaging.

Synopsys treibt 3D-PCIe-6.0-Konnektivität voran

Synopsys demonstrierte PCIe 6.0 mit einer Übertragungsrate von 64 GT/s in einer gestapelten Face-to-Face-Chiparchitektur. Das Design erreichte über eine Acht-Lane-Konfiguration mit PAM4-Signalisierung eine Bandbreite von bis zu 128 GB/s. Diese Datenrate ist das bestimmende Merkmal des PCIe-6.0-Standards, den die Industriestandardisierungsorganisation PCI-SIG im Januar 2022 als Verdopplung der 32 GT/s von PCIe 5.0 finalisierte, wobei die PAM4-Signalisierung einer der wichtigsten Enabler ist. Der Test führte die PCIe-Konnektivität damit über konventionelle zweidimensionale Chip-Layouts hinaus.

Das Unternehmen verwendete einen für die 3D-IC-Technologie (dreidimensionale integrierte Schaltkreise) angepassten PCIe-6.0-PHY in 5-Nanometer-Fertigung. Synopsys baute den Testchip auf einer bestehenden PCIe-6.0-Implementierung auf und ergänzte die für gestapelte Dies erforderlichen Änderungen. Siliziumtests bestätigten, dass die Technologie nach Packaging, Anlauf und Messung erfolgreich funktionierte.

Die Demonstration zeigte zudem eine Empfängerleistung, die die Bitfehleranforderungen von PCIe 6.0 deutlich übertraf. Darüber hinaus verkürzte die Architektur die Verbindungen zwischen den einzelnen Dies im Vergleich zu herkömmlichen Designs, bei denen die Chips nebeneinander angeordnet sind. Diese Struktur kann eine höhere Bandbreite, geringere Latenz, verbesserte Signalintegrität und eine größere Rechnerdichte unterstützen.

3D-Packaging zielt auf KI- und Rechenzentrumssysteme ab

Moderne KI-Prozessoren kombinieren zunehmend spezialisierte Funktionen über mehrere Dies, statt auf einen einzelnen großen Chip zu setzen. Dadurch benötigen Chip-Designer schnellere Verbindungen zwischen Rechen-, Speicher-, Netzwerk- und Storage-Komponenten. Synopsys positionierte seine jüngste Demonstration als eine Option, um diesen wachsenden Konnektivitätsanforderungen zu begegnen. Die Industrie hat sich zudem um dedizierte Die-zu-Die-Standards wie UCIe (Universal Chiplet Interconnect Express) organisiert, einer 2022 vorgestellten, konsortiumsgestützten Spezifikation, die Chipherstellern neben den seit langem etablierten PCIe-Verbindungen ein breiteres Spektrum an Interconnect-Optionen für Multi-Die-Designs bietet.

Die Technologie kann KI-Beschleuniger, Hochleistungsprozessoren, SmartNICs, DPUs, Storage-Controller und Rechenzentrums-Switches unterstützen. Sie eignet sich außerdem für Systeme, die Compute Express Link (CXL) für die Erweiterung von Speicher und Beschleunigern nutzen. Mit der Demonstration erweitert Synopsys die bestehende Schnittstellentechnologie hin zu komplexeren Multi-Die-Plattformen.

Dreidimensionales Packaging stellt technische Herausforderungen dar, weil Ingenieure das elektrische Verhalten zwischen gestapelten Komponenten beherrschen müssen. Synopsys behandelte im Entwicklungsprozess unter anderem die Platzierung von TSVs, die Interaktion zwischen Dies, Induktivitäten, die Signalleistung und die Modellierung des gesamten Stacks. Das Unternehmen arbeitete zudem daran, unnötige TSV-Ergänzungen zu begrenzen und dabei die PCIe-6.0-Leistung beizubehalten.

Synopsys baut auf langer PCIe-Entwicklungsgeschichte auf

Synopsys entwickelt seit mehr als zwei Jahrzehnten PCIe-Technologien über mehrere Generationen des Standards hinweg. Zum Portfolio gehören PHY-Technologie, digitale Controller, Sicherheitskomponenten, Verifikationssysteme und Werkzeuge für Interoperabilitätstests. Das Unternehmen hat rund 4.000 Kundentape-outs über sieben PCI-Express-Generationen hinweg begleitet und zählt seit langem zu den weltweit umsatzgrößten Anbietern von Halbleiter-Schnittstellen-IP.

Das jüngste Projekt verknüpft dieses etablierte PCIe-Portfolio mit dem Wandel der Halbleiterindustrie hin zu Multi-Die-Architekturen. Synopsys kombiniert seine Software für elektronisches Design mit Schnittstellentechnologien für fortschrittliches Packaging und heterogene Integration. Diese Werkzeuge unterstützen die Architekturplanung, die Optimierung des Packagings, die Softwareentwicklung, die Systemvalidierung und Fertigungsanalysen.

Der Meilenstein stärkt zudem die Position von Synopsys im wachsenden Markt für fortgeschrittenes Halbleiter-Packaging. KI- und HPC-Systeme benötigen weiterhin größere Bandbreiten, während Leistungsaufnahme und physischer Raum wesentliche Design-Restriktionen für Chiphersteller bleiben. Synopsys bietet nun einen validierten PCIe-6.0-Pfad an, der speziell für entstehende dreidimensionale Chiparchitekturen entwickelt wurde. Die Standardisierungsarbeit läuft parallel weiter: Die PCI-SIG hat bereits mit der Entwicklung einer PCIe-7.0-Spezifikation mit dem Ziel von 128 GT/s begonnen, und Schnittstellen-IP der Art, die Synopsys gerade validiert hat, erreicht Endprodukte in der Regel erst, nachdem Kunden ihre eigenen, mehrjährigen Chip-Designs abgeschlossen haben – die heutige Demonstration steht damit innerhalb einer längeren Technologie-Pipeline.

Quelle: Blockonomi