ASE zielt auf Produktionsstart im Q1 2027 für AMD Venice Panel-Level Packaging

ASE Technology Holding hat Panel-Level-Packaging-Hardware, die für Advanced Micro Devices' nächste Generation des Venice-Serverprozessors entwickelt wurde, auf dem Open Compute Project (OCP) Summit präsentiert; der Produktionsbeginn ist für das erste Quartal 2027 anvisiert.

Die Vorführung wurde von dem Halbleiter-Forschungsunternehmen SemiAnalysis hervorgehoben, das über die Demonstration auf dem OCP Global Summit berichtete – der jährlichen Hardware-Veranstaltung für Rechenzentren, die von der Open Compute Project Foundation organisiert wird und in San Jose, Kalifornien, stattfindet. Auf dem OCP Global Summit kommen Betreiber von Rechenzentren und deren Hardware-Lieferanten zusammen, wodurch ein Backend-Fertigungsschritt wie das Packaging für die Unternehmen sichtbar wird, die die Prozessoren letztlich einsetzen werden.

Vom Wafer zum Panel

Panel-Level-Packaging ist eine fortschrittliche Chip-Montagetechnik, bei der Halbleiter auf großen, rechteckigen Panels statt auf herkömmlichen runden Wafern verarbeitet werden. Da rechteckige Panels die verfügbare Fläche besser ausnutzen als runde Wafer, gilt das Verfahren als besser geeignet für große Prozessoren und auf Chiplets basierende Designs – mit verbesserter Flächenausnutzung und dem Potenzial für niedrigere Verpackungskosten pro Einheit, wenn die Chipgrößen wachsen.

Bei großen, auf Chiplets basierenden Serverprozessoren – der Kategorie, auf die sich die Technik richtet – ist der Verpackungsschritt der Punkt, an dem die einzelnen Silizium-Komponenten zusammengefügt werden. ASEs Ziel für den Produktionsbeginn setzt diese Bereitschaft auf einen konkreten Zeitplan und bringt ein neues Packaging-Format mit einer Prozessorgeneration zusammen, die zugleich auf einem neuen Fertigungsknoten debütiert.

AMDs Venice-Servergeneration

Venice ist die nächste Generation von AMDs EPYC-Serverprozessorfamilie und folgt auf die Turin-Generation. AMD hat Venice öffentlich als seine erste Produktfamilie bezeichnet, die im 2-Nanometer-Verfahren der Taiwan Semiconductor Manufacturing Company gefertigt wird – womit Montage und Packaging der Plattform auf dem Weg zur Produktion unter genauer Beobachtung der Branche stehen.

Diese Konvergenz ist bemerkenswert: Venice vereint einen erstmaligen 2-Nanometer-EPYC-Fertigungsknoten mit der Umstellung auf panelbasierte Montage, und die öffentliche OCP-Demonstration bietet einen Vorgeschmack auf diese Verpackungsstufe, lange bevor das Ziel des Produktionsstarts im ersten Quartal 2027 erreicht ist.

Über die Unternehmen

ASE Technology Holding mit Sitz in Taiwan ist weltweit größter Anbieter von ausgelagerten Halbleiter-Montage- und Testdienstleistungen (OSAT) und stellt Packaging- und Testkapazitäten für Chipdesigner in den Bereichen Computing, Kommunikation und Consumer-Elektronik bereit. Die Entscheidung, Venice-spezifische Panel-Level-Packaging-Hardware auf der OCP zu präsentieren, unterstreicht die Rolle von Packaging-Partnern bei der Markteinführung nächster Serverprozessorgenerationen.

Dieser Inhalt wurde erstmals auf COINOTAG veröffentlicht: https://en.coinotag.com/ase-amd-venice-panel-level-packaging-q1-2027