Samsung Electronics Co. a dévoilé les premiers modèles conceptuels de zHBM de l'industrie, une architecture mémoire de nouvelle génération conçue pour offrir des performances environ huit fois supérieures à celles du HBM5.

L'entreprise a présenté cette nouvelle technologie lors de sa conférence Future of Memory and Storage 2026, organisée à Santa Clara, en Californie, mardi heure locale. Samsung est le premier fabricant mondial de puces mémoire en termes de chiffre d'affaires et un fournisseur majeur de mémoire à large bande passante (HBM) utilisée dans les accélérateurs d'IA, aux côtés de ses concurrents SK Hynix et Micron Technology. La mémoire HBM est devenue un facteur différenciateur critique dans la chaîne d'approvisionnement matérielle de l'IA, la demande augmentant à mesure que les fournisseurs de cloud et les fabricants de puces s'empressent de construire des systèmes de formation et d'inférence toujours plus puissants.

Conçue spécifiquement pour l'informatique avancée en intelligence artificielle, l'architecture zHBM introduit une architecture mémoire fondamentalement nouvelle qui empile verticalement la mémoire HBM directement au-dessus des accélérateurs d'IA. Cela constitue une rupture avec les conceptions conventionnelles, dans lesquelles les puces HBM sont positionnées à côté du processeur sur un boîtier utilisant la technologie d'interposer 2.5D. À mesure que les modèles d'IA gagnent en ampleur, le goulot d'étranglement de transfert de données entre les processeurs et la mémoire — souvent désigné sous le terme de mur de la mémoire — est devenu une contrainte majeure sur les performances du système, rendant les innovations architecturales au niveau du boîtier de plus en plus importantes.

Selon Samsung, le zHBM utilise une technologie de liaison de tranches (wafer-bonding) et peut atteindre une densité mémoire plus de 10 fois supérieure à celle du HBM5. L'architecture triple également l'efficacité énergétique et réduit la résistance thermique de plus de la moitié par rapport aux conceptions HBM5 existantes. La gestion de la dissipation thermique a été l'un des défis d'ingénierie centraux dans l'empilement des couches mémoire, et l'affirmation de Samsung concernant une réduction significative de la résistance thermique répond à un obstacle connu à une intégration verticale plus poussée.

La technologie permet en outre des conceptions spécifiques aux clients en autorisant l'intégration d'une propriété intellectuelle personnalisée dans la couche intermédiaire entre la mémoire et l'accélérateur d'IA. Cette capacité élargit la capacité mémoire disponible et améliore les performances globales de l'accélérateur.

En minimisant la distance physique que les données doivent parcourir entre le processeur d'IA et la mémoire, le zHBM est conçu pour offrir une bande passante plus élevée et une meilleure efficacité énergétique. Samsung a indiqué que cela permet le traitement de données ultra-rapide requis pour les charges de travail de formation et d'inférence d'IA à grande échelle.

S'appuyant sur sa collaboration étroite avec ses clients, Samsung Electronics a déclaré qu'elle prévoyait d'optimiser davantage l'intégration des processeurs d'IA et de la mémoire grâce au zHBM afin de maximiser les performances globales des systèmes d'IA. L'entreprise a présenté le zHBM en tant que concept et n'a pas encore annoncé de calendrier de production commerciale. (Yonhap)