ActualitésActionsLes puces mémoire IA de nouvelle génération de Samsung Electronics dépassent le milliard de dollars de ventes

Les puces mémoire IA de nouvelle génération de Samsung Electronics dépassent le milliard de dollars de ventes

Auteur: CryptoBriefing·

Points clés

  • Les puces HBM4 de Samsung ont dépassé le milliard de dollars de ventes d'ici le 23 juin 2026, environ quatre mois après le début de la production de masse le 12 février.
  • Samsung a obtenu un mémorandum d'accord avec AMD pour fournir des puces HBM4 pour le GPU Instinct MI455X et les processeurs EPYC, ciblant des bandes passantes allant jusqu'à 3,3 téraoctets par seconde.
  • L'entreprise a commencé à livrer des échantillons d'une variante HBM4E à 12 couches en mai 2026, atteignant des vitesses allant jusqu'à 16 Gbps par broche et la revendiquant comme une première dans l'industrie.
  • Samsung et NVIDIA ont organisé des discussions au GTC 2026 axées sur l'intégration de l'HBM4E et le futur développement de l'HBM5, bien que la qualification pour les prochaines générations d'accélérateurs de NVIDIA reste incertaine.
  • SK Hynix a été le principal fournisseur de HBM pour NVIDIA lors des récents cycles de produits, tandis que Micron développe également ses propres offres de mémoire à large bande passante, intensifiant la pression concurrentielle sur Samsung.
Les puces mémoire IA de nouvelle génération de Samsung Electronics dépassent le milliard de dollars de ventes

Samsung Electronics a dépassé le milliard de dollars de ventes pour ses puces mémoire IA de nouvelle génération, atteignant ce jalon environ quatre mois après le début de la production de masse. Les puces de mémoire à large bande passante (HBM) 4 de l'entreprise ont commencé à être livrées le 12 février 2026 et offriraient des améliorations de performance dépassant les 40 % par rapport aux normes de la génération précédente.

Déploiement de l'HBM4 et accord d'approvisionnement avec AMD

La production de masse des puces HBM4 a commencé en février 2026. Le 18 mars, Samsung avait sécurisé un mémorandum d'accord avec AMD pour fournir des puces HBM4 pour le GPU Instinct MI455X d'AMD et les processeurs EPYC. Le partenariat vise des bandes passantes allant jusqu'à 3,3 téraoctets par seconde (TB/s), rendues possibles par le procédé de fabrication de classe 10 nm de Samsung. L'accord avec AMD représente une validation commerciale significative du programme HBM4 de Samsung, car les concepteurs d'accélérateurs s'approvisionnent de plus en plus en mémoire directement liée à leurs feuilles de route matérielles.

La mémoire à large bande passante est devenue un composant critique de l'écosystème matériel de l'IA, car elle fournit le débit de données requis par les accélérateurs IA à grande échelle et les GPU des centres de données. Les puces HBM sont des puces DRAM empilées verticalement qui se trouvent à proximité du processeur, réduisant la latence et augmentant la bande passante par rapport aux architectures de mémoire conventionnelles. À mesure que les modèles d'IA ont vu leur nombre de paramètres augmenter et que la taille des clusters d'entraînement s'est étendue, la bande passante et la capacité de l'HBM sont devenues un goulot d'étranglement majeur, faisant de l'approvisionnement en HBM de nouvelle génération une priorité stratégique pour tous les principaux fournisseurs de GPU et d'accélérateurs.

Samsung et NVIDIA ont également tenu des discussions lors de l'événement GTC 2026, en se concentrant sur l'intégration de l'HBM4E et le développement de la future architecture HBM5. Le fait que Samsung obtienne ou non la qualification pour les futures générations d'accélérateurs de NVIDIA reste l'une des dynamiques concurrentielles les plus surveillées dans le secteur de la mémoire pour l'IA.

HBM4E : L'innovation à 12 couches de Samsung

En mai 2026, Samsung avait commencé à livrer des échantillons de sa variante HBM4E à 12 couches, que l'entreprise décrit comme une première dans l'industrie. Les puces atteignent des vitesses allant jusqu'à 16 gigabits par seconde (Gbps) par broche, une spécification conçue pour maximiser l'efficacité énergétique des charges de travail IA exigeantes.

La transition vers une conception à 12 couches représente une réalisation technique significative, car l'empilement de davantage de couches augmente la capacité de mémoire par boîtier tout en maintenant l'intégrité thermique et du signal. Des nombres de couches plus élevés répondent directement au besoin d'une capacité de mémoire plus importante par accélérateur, permettant aux systèmes d'IA de contenir des modèles plus vastes et des tailles de lot plus grandes sans augmenter l'empreinte physique du sous-système de mémoire.

Paysage concurrentiel sur le marché de la mémoire IA

Le chiffre de ventes d'un milliard de dollars, atteint le 23 juin 2026, souligne la demande intense pour des mémoires hautes performances à travers toute la chaîne d'approvisionnement de l'IA. Le calendrier agressif de Samsung, passant du lancement de la production de masse en février à un chiffre d'affaires d'un milliard de dollars fin juin, reflète l'urgence plus large de toute l'industrie à mettre à l'échelle la capacité de l'infrastructure IA. Les opérateurs de centres de données hyperscale ont rapidement étendu leurs déploiements de GPU, et les fournisseurs de mémoires font la course pour répondre à cette demande avec une production de masse de mémoires HBM de nouvelle génération.

Samsung est confronté à une forte concurrence dans le segment des HBM. SK Hynix a été le principal fournisseur de HBM pour NVIDIA lors des récentes générations de produits, tandis que Micron a fait progresser ses propres solutions de mémoire à large bande passante. Le lancement de l'HBM4 par Samsung, ainsi que les échantillons d'HBM4E, signale une tentative sérieuse de reconquérir des parts de marché dans ce qui est devenu le segment le plus stratégiquement important de l'industrie des mémoires pour semi-conducteurs. Le rythme des transitions entre les générations de HBM s'accélère, le développement des HBM4, HBM4E et HBM5 se chevauchant désormais, ce qui réduit la fenêtre pendant laquelle les fournisseurs doivent qualifier leurs puces de nouvelle génération auprès des clients majeurs.