Samsung stellt branchenweit erstes zHBM-Konzept vor und zielt auf eine achtfache Leistung gegenüber HBM5
Wichtige Erkenntnisse
- •Samsung stellte zHBM-Konzeptmodelle vor, bei denen HBM direkt über KI-Beschleunigern vertikal gestapelt wird, anstatt dem üblichen 2.5D-Interposer-Ansatz, bei dem der Speicher neben dem Prozessor sitzt.
- •Samsung zufolge erreicht zHBM durch Wafer-Bonding-Technologie etwa die achtfache Leistung und mehr als die zehnfache Speicherdichte von HBM5.
- •Die Architektur soll die Energieeffizienz verdreifachen und die thermische Resistenz gegenüber bestehenden HBM5-Designs um mehr als die Hälfte senken, womit eine zentrale technische Hürde der vertikalen Speicherintegration adressiert wird.
- •zHBM ermöglicht die Einbindung kundenspezifischen geistigen Eigentums in die Zwischenschicht zwischen Speicher und Beschleuniger und unterstützt damit kundenspezifische Designs mit größerer Speicherkapazität.
- •Samsung präsentierte zHBM als Konzept und hat noch keinen Zeitplan für die kommerzielle Produktion genannt.
Samsung Electronics Co. hat die branchenweit ersten Konzeptmodelle von zHBM vorgestellt, einer Speicherarchitektur der nächsten Generation, die darauf ausgelegt ist, etwa die achtfache Leistung von HBM5 zu liefern.
Das Unternehmen präsentierte die neue Technologie am Dienstag Ortszeit auf seiner Future of Memory and Storage 2026-Konferenz in Santa Clara, Kalifornien. Samsung ist gemessen am Umsatz der weltweit größte Speicherchip-Hersteller und ein führender Anbieter von High-Bandwidth Memory (HBM), das in KI-Beschleunigern verwendet wird, neben den Konkurrenten SK Hynix und Micron Technology. HBM ist zu einem entscheidenden Differenzierungsmerkmal in der Lieferkette für KI-Hardware geworden, da die Nachfrage steigt, während Cloud-Anbieter und Chiphersteller um leistungsfähigere Trainings- und Inferenzsysteme konkurrieren.
Speziell für fortgeschrittenes Computing mit künstlicher Intelligenz entwickelt, führt zHBM eine grundlegend neue Speicherarchitektur ein, bei der HBM vertikal direkt über KI-Beschleunigern gestapelt wird. Dies stellt eine Abkehr von herkömmlichen Designs dar, bei denen HBM-Chips auf einem Package mithilfe der 2.5D-Interposer-Technologie neben dem Prozessor angeordnet sind. Mit zunehmender Skalierung von KI-Modellen ist der Datenübertragungsengpass zwischen Prozessoren und Speicher — oft als Memory Wall bezeichnet — zu einer der zentralen Beschränkungen der Systemleistung geworden, wodurch architektonische Innovationen auf Package-Ebene immer wichtiger werden.
Laut Samsung nutzt zHBM Wafer-Bonding-Technologie und kann mehr als die 10-fache Speicherdichte von HBM5 erreichen. Die Architektur verdreifacht zudem die Energieeffizienz und reduziert die thermische Resistenz im Vergleich zu bestehenden HBM5-Designs um mehr als die Hälfte. Das Wärmemanagement zählt seit Langem zu den zentralen technischen Herausforderungen beim Stapeln von Speicherebenen, und Samsungs Hinweis auf eine deutlich geringere thermische Resistenz adressiert ein bekanntes Hindernis für eine tiefere vertikale Integration.
Die Technologie unterstützt zudem kundenspezifische Designs, indem kundenspezifisches geistiges Eigentum in die Zwischenschicht zwischen Speicher und KI-Beschleuniger integriert werden kann. Diese Fähigkeit erweitert die verfügbare Speicherkapazität und verbessert die Gesamtleistung des Beschleunigers.
Indem der physische Weg verkürzt wird, den Daten zwischen KI-Prozessor und Speicher zurücklegen müssen, ist zHBM darauf ausgelegt, höhere Bandbreite und größere Energieeffizienz zu bieten. Samsung erklärte, dies ermögliche die ultraschnelle Datenverarbeitung, die für groß angelegte KI-Trainings- und Inferenz-Workloads erforderlich ist.
Aufbauend auf der engen Zusammenarbeit mit Kunden plant Samsung Electronics nach eigenen Angaben, die Integration von KI-Prozessoren und Speicher durch zHBM weiter zu optimieren, um die Gesamtleistung von KI-Systemen zu maximieren. Das Unternehmen stellte zHBM als Konzept vor und nannte bislang keinen Zeitplan für die kommerzielle Produktion. (Yonhap)
